教学计划
教学计划
Teaching Plan · VLSI Test Theory
八次纯理论课堂
从故障模型到纳米测试
课程以《VLSI Test Principles and Architectures: Design for Testability》的 12 章理论结构为组织依据，重构为 8 章、8 次课堂。课堂只进行概念解释、模型推导、算法分析和纸面例题，不安排实验、上机、EDA 操作或测量活动。
课程课堂学时为 8 × 3 × 45 分钟 = 24 学时，每章包含 3 个连续理论节次，内容容量按 135（评审估计，分钟）配置。这里不安排实验、上机、EDA 工具操作、板级操作、仪器测量或课程项目执行。公开课件只引用正式出版的教材、标准和论文；未公开的流片原始记录不随网站发布。
主教材 [1] 出版于 2006 年，书中的工艺尺度、工具实践和标准版本属于历史基线。课程涉及 IEEE 1149、IEEE 1500、IEEE 1149.4、IEEE 1057 及 1687、1838 等后续议题时，必须把“教材所述版本”和“现代标准/研究方向”分开表述，不把 2006 年内容直接陈述为当前状态。标准状态、修订信息和现代补充材料统一从[参考资料](../references/README.md)核对。
课程定位
本课程面向已学习数字电路、计算机组成、概率论，并具备基本硬件描述语言阅读能力的学习者。课程目标不是训练工具使用，而是建立以下理论能力：
- 从制造缺陷、电路行为和测试向量三个层次解释测试问题。
- 推导可测性、故障覆盖率、随机检测概率、签名混叠和修复率等关键量。
- 比较 ATPG、故障仿真、扫描、BIST、诊断、存储器修复和系统级测试架构的适用边界。
- 说明 2006 年教材结论的历史条件，并在现代工艺和标准语境下限定结论。
课程结束时，学习者应能完成一份纯理论综合方案：为给定数字、存储器或混合信号对象选择故障模型和测试架构，给出公式、复杂度、证据要求和适用边界，不使用工具运行结果代替理论论证。
教材与材料使用
- 主教材： [1] L.-T. Wang, C.-W. Wu, and X. Wen, Eds., VLSI Test Principles and Architectures: Design for Testability. San Francisco, CA, USA: Morgan Kaufmann, 2006.
- 页码口径： 下文均使用 [1] 的印刷页码。
- 参考资料入口： 参考资料，用于核对完整书目、标准版本、现代补充文献和课程引用。
- 公开边界： 公开页面不链接或托管本地参考文件；授课教师个人流片案例以 [2]、[3] 的未公开资料条目标识。
八章总览
| 章 | 纯理论主线 | 教材依据 | 印刷页 | 案例或现代补充 |
|---|---|---|---|---|
| 第 1 章 | 测试导论、缺陷与故障建模 | [1] 第 1 章 | 1 至 36 | 个人流片案例 [2]、[3] |
| 第 2 章 | 可测性设计与扫描架构 | [1] 第 2 章 | 37 至 104 | 课程自绘结构图 |
| 第 3 章 | 逻辑与故障仿真、测试生成 | [1] 第 3、4 章 | 105 至 262 | 课程自绘电路与算法例题 |
| 第 4 章 | 逻辑内建自测试与测试压缩 | [1] 第 5、6 章 | 263 至 396 | 课程自绘 BIST 与压缩结构 |
| 第 5 章 | 逻辑诊断 | [1] 第 7 章 | 397 至 460 | 课程自绘诊断流程 |
| 第 6 章 | 存储器测试、诊断与内建自修复 | [1] 第 8、9 章 | 461 至 556 | 课程自绘 March 与 BISR 例题 |
| 第 7 章 | 边界扫描、核级测试与模拟/混合信号测试 | [1] 第 10、11 章 | 557 至 678 | IEEE 标准 [4]–[9] |
| 第 8 章 | 纳米测试议题与现代补充 | [1] 第 12 章 | 679 至 750 | 现代专著与标准 [10]–[18] |
第 1 章另设两条贯穿案例链：55 nm eFlash 存算一体 AI 芯片和 2024-2 IGBT 模拟/功率器件。案例只用于提出测试对象、阶段和证据问题，不增加学时；缺少原始测试条件的结果不作为已验证结论。
第 1 章：测试导论、缺陷与故障建模
本章中心问题： 制造缺陷为什么不能直接作为 ATPG 的输入，测试质量又如何从物理缺陷逐层转换为可计算的故障、覆盖率和成本指标？
贯穿案例链：两组个人流片经历
本章使用授课教师的两组个人流片经历作为动机和测试对象映射，不增加课堂节次，也不把案例叙述写成已经完成的测试结论：
| 案例 | 第 1 节：为什么测 | 第 2 节：测什么、如何建模 | 第 3 节：怎样评价与闭环 |
|---|---|---|---|
| 55 nm eFlash 存算一体 AI 芯片 [2] | 从版图完成、流片、功能/参数测试到量产计划的阶段链，区分验证、生产测试和可靠性评估 | 将 eFlash 阵列、地址译码和存算通路映射到固定型、耦合、图形敏感、开路/短路、延迟及参数故障；强调这里讨论的是候选映射，不声称原项目采用了这些模型 | 讨论功能/参数测试、量产筛选、良率和失效分析需要哪些数据；用缺陷等级说明“通过终测”不等于零缺陷 |
| 2024-2 IGBT 模拟/功率器件 [3] | 从器件设计、版图、流片和驱动芯片协同，说明功率器件的功能、参数、热和可靠性不能由单一逻辑测试覆盖 | 建立 VBR（V(BR)CES）、VCE(on)、VGEth、开通/关断时间、Eon/Eoff、Ciss/Coss/Crss、热阻和可靠性应力的参数测试对象表 | 检查每个指标是否具备结温、栅压/栅阻、集电极电流/电压、脉宽、负载和采样条件；缺条件的数据只能标记为待核验 |
案例证据规则
- 已验证： 只有同时具备测试对象、测试条件、仪器或测量方法、样本范围、原始结果和判定阈值时，数据才可写成已验证结果。
- 材料声称： 只有汇总结论而没有原始测试条件时，只能写成“案例材料声称”，不能写成课程已复现或教师已验证。
- 待核验： 只有计划、目标、框图或版图时，相关功能、参数、良率、失效率和可靠性一律标记为待核验。
eFlash 素材可支持版图、流片流程和测试/量产阶段的讨论，但未提供测试向量、测试条件、样本数、通过率、良率或失效分析记录，因此本计划不填写任何 eFlash 性能、良率或可靠性数字。IGBT 素材记载设计目标为 1200 V、50 A，并称流片结果最高 1400 V、最大导通电流 70 A；由于缺少结温、栅极驱动、负载、脉宽、样本数和判定方法等原始条件，这两组数字只作为“材料声称”用于训练测试条件审查，不写成已验证实测结论。
三个连续理论节次
| 节次 | 45 分钟理论内容（评审估计） | 核心公式、模型或例题 | [1] 印刷页 |
|---|---|---|---|
| 第 1 节 | VLSI 生命周期中的设计验证、晶圆测试、封装测试、系统运行和在线/离线测试；灾难性良率损失与参数性良率损失；测试漏检与良品误杀 | 良率 Y = 合格品数 / 制造总数；拒收率或缺陷等级 DL = 漏检数 / 终测通过数；可靠性 R(t)=exp(-lambda*t)、MTBF=1/lambda、可用度 A=MTBF/(MTBF+MTTR)；用同一批芯片比较“高良率、低覆盖”与“低良率、高覆盖”情景 | 第 1 至 7 页，1.1 至 1.2 |
| 第 2 节 | 缺陷、故障、错误和失效的因果链；RTL、门级、开关级和物理级抽象；固定型、晶体管、开路/短路、桥接、延迟/串扰、图形敏感/耦合和模拟故障模型 | 单故障总数 N_faults = k*n，其中 k 为每个故障点的故障类型数；固定型故障的激活与传播条件；以小组合电路建立故障表并讨论故障折叠；用“模型保留什么差异、丢弃什么物理信息”评价模型选择 | 第 8 至 24 页，1.3 至 1.4 |
| 第 3 节 | ATPG、故障仿真、DFT 与 ATE 的理论分工；功能测试与结构测试；覆盖率、不可测故障和测试经济学；测试技术演进的历史视角 | FC = 已检测故障数 / 故障总数；FC_eff = 已检测故障数 / (故障总数 - 不可测故障数)；DL = 1 - Y^(1-FC)；例题：100 个故障中 8 个不可测、82 个已检测，计算 FC=0.82、FC_eff≈0.891 | 第 25 至 33 页，1.5 至 1.6 |
学习目标
- 能说明测试在 VLSI 开发、制造和运行阶段的不同对象与判据。
- 能写出良率、缺陷等级、故障覆盖率和有效故障覆盖率的定义，并解释分母为何必须明确。
- 能针对一个缺陷选择故障模型，并指出该模型遗漏的物理行为。
- 能解释 ATPG、故障仿真、DFT 和 ATE 的职责边界，不把覆盖率等同于缺陷覆盖率。
- 能审查流片案例中的参数结论，判断它属于已验证、材料声称还是待核验证据。
理论思考题
| 节次 | 思考题 |
|---|---|
| 第 1 节 | 若某产品良率为 90%、目标故障覆盖率为 90%，能否仅凭这两个数判断出厂 PPM？为什么 eFlash 案例中的版图或流片图不能单独证明芯片功能正常？ |
| 第 2 节 | 电阻性桥接、间歇性开路和串扰分别适合用什么故障模型？IGBT 的 V(BR)CES、VCE(on) 和 VGEth 为什么不能用单一数字脱离测试条件比较？ |
| 第 3 节 | 为什么有效故障覆盖率可以达到 100%，而真实缺陷覆盖率仍可能不足？IGBT 案例所称 1400 V、70 A 还缺少哪些条件才能成为可复核测试结论？ |
预期理论证据
- 第 1 节：写出良率、缺陷等级、可靠性和可用度的推导；为 eFlash 案例整理“版图、流片、功能、参数、量产、良率、失效分析”的阶段链。
- 第 2 节：提交抽象层次对照表和一个含故障等价类的小电路故障表；为 IGBT 的静态、动态、电容、热与可靠性指标建立测试对象映射。
- 第 3 节：完成覆盖率与有效覆盖率例题，并提交一页案例证据台账，逐项标注“已验证、材料声称或待核验”及其缺失条件。
章末综合例题： 给定一批芯片的良率、故障覆盖率和不可测故障比例，要求计算故障覆盖率、有效故障覆盖率和缺陷等级；再从 eFlash 与 IGBT 案例中各选一个结论，写出其测试对象、可能故障模型、必要测试条件和证据等级，说明结果对模型假设和分母口径的依赖。
第 2 章：可测性设计与扫描架构
本章中心问题： 如何把“节点难以控制或观察”转化为可计算度量，并通过测试点、扫描单元和扫描规则获得可重复的状态访问机制？
三个连续理论节次
| 节次 | 45 分钟理论内容（评审估计） | 核心公式、模型或例题 | [1] 印刷页 |
|---|---|---|---|
| 第 1 节 | SCOAP 的组合/时序可控性与可观性；概率型可测性；模拟型和 RTL 可测性；度量的假设与局限 | 对二输入 AND：CC0=min(CC0_a,CC0_b)+1、CC1=CC1_a+CC1_b+1、CO_a=CO_out+CC1_b+1；概率型度量满足 C0(s)+C1(s)=1；以全加器或三输入门计算 CC0/CC1/CO | 第 37 至 49 页，2.1 至 2.2 |
| 第 2 节 | Ad hoc DFT 与结构化 DFT；控制点和观察点；MUX-D、Clocked-scan、LSSD 扫描单元；全扫描、部分扫描和随机访问扫描 | 扫描模式“移位、捕获、移出”；单扫描链近似测试周期 T ≈ m*(L+c)，其中 L 为链长、m 为图形数、c 为捕获/更新周期；比较不同扫描架构的状态可访问性 | 第 50 至 69 页，2.3 至 2.5 |
| 第 3 节 | 三态总线、双向端口、门控时钟、派生时钟、组合反馈和异步置复位六类扫描规则；规则检查与修复、配置、替换、重排、拼接、提取和验证；增强扫描、快照扫描、容错扫描与 RTL DFT | 以门控时钟违规为例推导测试时钟替换条件；用 (A_scan-A_original)/A_original 表示扫描面积开销；比较规则修复对面积、时延和测试时间的理论影响 | 第 70 至 95 页，2.6 至 2.9 |
学习目标
- 能按门级规则递推计算 SCOAP 或概率型可测性度量，并说明其启发式属性。
- 能比较控制点、观察点、MUX-D、Clocked-scan、LSSD、全扫描和部分扫描的适用条件。
- 能识别六类扫描规则违规，并说明修复所改变的可控性、可观性或时序条件。
- 能描述从 RTL/门级检查到扫描提取与验证的理论流程，不把它写成 EDA 操作步骤。
理论思考题
| 节次 | 思考题 |
|---|---|
| 第 1 节 | 为什么 SCOAP 在重汇聚扇出较多时可能高估可测性？概率型度量为何依赖输入分布假设？ |
| 第 2 节 | 全扫描、部分扫描和随机访问扫描分别在什么条件下更有优势？扫描链过长如何影响测试时间？ |
| 第 3 节 | 哪些扫描规则违规可通过测试模式修复，哪些必须修改设计？增强扫描增加了什么状态自由度，又付出什么代价？ |
预期理论证据
- 第 1 节：完成一张门级
CC0/CC1/CO递推表，并指出最不可控和最不可观的节点。 - 第 2 节：画出 MUX-D 与 LSSD 单元的状态转移，并比较全扫描和部分扫描的测试周期模型。
- 第 3 节：提交六类规则违规判断及修复原理表，明确面积、时延和测试时间至少一项代价。
章末综合例题： 设扫描链总长 L=100、测试图形数 m=500、捕获与更新开销 c=2，分别按单链和两条链估算 T≈m*(ceil(L/S)+c)，再为一条门控时钟违规给出测试时钟替代方案，并比较引脚、面积和时序代价。
第 3 章：逻辑与故障仿真、测试生成
本章中心问题： 逻辑仿真如何计算无故障响应，故障仿真如何评价测试集，ATPG又如何从布尔条件和搜索空间中构造检测向量？
三个连续理论节次
| 节次 | 45 分钟理论内容（评审估计） | 核心公式、模型或例题 | [1] 印刷页 |
|---|---|---|---|
| 第 1 节 | 门级网络；0/1/X/U/Z 与中间状态；真值表、输入扫描、输入计数和并行门求值；传输延迟、惯性延迟、线延迟和功能元件延迟；编译式与事件驱动仿真；静态/动态冒险 | 事件表示为 (信号, 新值, 时间)，只有值发生变化的有效事件才继续传播；短于惯性延迟的脉冲被抑制；以含重汇聚路径的电路推演零延迟事件队列和一个静态冒险 | 第 105 至 131 页，3.1 至 3.3 |
| 第 2 节 | 串行、并行、并行图形、演绎、并发和差分故障仿真；故障检测与覆盖比较；翻转覆盖、故障采样、关键路径追踪和统计故障分析 | 故障覆盖率 FC = 检测故障数 / 故障总数；故障采样估计 fc=k/m，其标准误随样本数增加而减小；用同一小电路比较串行、并行和演绎法的状态表示、复杂度、精度与 X/Z 处理能力 | 第 132 至 153 页，3.4 |
| 第 3 节 | 随机、穷举和伪穷举测试生成；布尔差分、朴素回溯、D 算法、PODEM、FAN 与逻辑蕴涵；时序展开；路径延迟、跳变和桥接故障 ATPG；测试集压缩与 N 检测 | 故障检测概率 d_f=card(T_f)/2^n；N 个独立随机向量至少检测一次的概率 P=1-(1-d_f)^N；布尔差分 df/dx_i=f(x_i=1) XOR f(x_i=0)；例：f=xy+yz 对 y/0 的测试条件为 y=1 且 x+z=1，得到 110 或 011 | 第 161 至 248 页，4.1 至 4.11 |
学习目标
- 能解释多值逻辑、延迟模型和事件调度对逻辑仿真结果的影响。
- 能比较六类故障仿真方法的存储方式、计算代价、时序建模能力和适用故障模型。
- 能推导随机测试检测概率，并说明独立性假设在重汇聚扇出下为何失效。
- 能用布尔差分、路径敏化、D 算法或 PODEM 证明一个组合向量为何检测目标故障，并说明时序 ATPG 的时间帧展开。
理论思考题
| 节次 | 思考题 |
|---|---|
| 第 1 节 | 编译式与事件驱动仿真分别在何种电路活动中更有效？惯性延迟为何会改变毛刺被观察的可能性？ |
| 第 2 节 | 演绎故障仿真为何难以处理延迟和功能模型？并行故障仿真为什么适合位级并行，却不擅长 X/Z？ |
| 第 3 节 | PODEM 只在主输入上分支为何可能减少搜索？随机检测概率公式在重汇聚扇出下为何只是近似？ |
预期理论证据
- 第 1 节：提交一个含延迟事件的仿真轨迹，标明有效事件、伪事件、冒险和最终采样值。
- 第 2 节：完成六类故障仿真方法对照表，并给出同一故障集合的覆盖率计算。
- 第 3 节：给出一个固定型故障的布尔差分推导、PODEM 判决树和最终测试向量；另写一个时序展开示例。
章末综合例题： 给定一个小组合电路、故障表和测试向量集，要求先用故障仿真统计覆盖率，再用布尔差分或 PODEM 为未检测故障生成一个向量，最后比较并行、演绎和并发故障仿真的时间、空间与建模能力。
第 4 章：逻辑内建自测试与测试压缩
本章中心问题： 如何把测试图形生成、响应分析和测试数据带宽同时移入或靠近芯片，并在压缩数据量的同时控制混叠、未知值和 at-speed 时序风险？
三个连续理论节次
| 节次 | 45 分钟理论内容（评审估计） | 核心公式、模型或例题 | [1] 印刷页 |
|---|---|---|---|
| 第 1 节 | BIST 分类：在线/离线、外部/内部、并发/非并发；未知源阻断、重定时和扫描 BIST 规则；穷举、伪随机、加权 LFSR、单元自动机、伪穷举和延迟测试图形生成 | 特征多项式 f(x)=1+h_1x+...+h_{n-1}x^{n-1}+x^n；最大长度 LFSR 周期 T=2^n-1；例：四阶多项式 1+x+x^4 从非零初态产生 15 个状态；未知源 X 必须在进入响应分析前被阻断或屏蔽 | 第 263 至 289 页，5.1 至 5.3 |
| 第 2 节 | 一计数、跳变计数、串行签名分析、并行签名分析和 MISR；BEST、STUMPS、BILBO、MBILBO、CBILBO、CSTP 和并发自校验；测试点、混合模式、混合 BIST 与覆盖增强 | 长度 L 的响应经 n 级 SISR 压缩时，在教材的等概率错误序列模型下 P_alias=(2^(L-n)-1)/(2^L-1)，当 L 远大于 n 时可近似为 2^(-n)；MISR 可等效为按位交错后的单输入特征序列；例：由四条短响应构造一个四阶 MISR 签名 | 第 290 至 309 页，5.4 至 5.6 |
| 第 3 节 | 单捕获、偏斜装载、双捕获和多时钟域 at-speed BIST；测试刺激压缩、响应压缩、X 掩蔽和测试带宽；编码压缩、线性解压、广播扫描和工业架构的理论比较 | 测试数据压缩比 CR = 原测试数据量 / 压缩后数据量；完整字典的压缩量由符号数和码字宽度决定；比较空间压缩、时间压缩和混合压缩对测试时间、覆盖率和诊断信息的损失 | 第 310 至 326 页，5.7 至 5.8；第 342 至 389 页，6.1 至 6.6 |
学习目标
- 能根据被测电路、扫描结构和测试目标选择 BIST 图形生成与响应分析方法。
- 能推导 LFSR 最大周期和签名混叠概率，并说明假设条件。
- 能比较 STUMPS、BILBO、CBILBO 和 CSTP 的硬件、时序和覆盖特性。
- 能解释测试压缩降低数据量和测试时间的原因，以及 X 值、混叠和解压约束带来的风险。
理论思考题
| 节次 | 思考题 |
|---|---|
| 第 1 节 | 为什么随机图形难以覆盖阻性故障？加权 LFSR 如何改变输入分布，未知源为何必须先处理？ |
| 第 2 节 | 签名相同是否意味着无故障？诊断分辨率和 BIST 覆盖率为何不能互相替代？ |
| 第 3 节 | 测试压缩为何能同时影响数据量、测试时间和引脚带宽？X 掩蔽会带来什么信息损失和覆盖风险？ |
预期理论证据
- 第 1 节：提交一个 BIST 生成方案，说明 LFSR 阶数、特征多项式、周期、未知源处理和图形数量估计。
- 第 2 节：完成一计数、跳变计数和签名压缩的手算比较，并给出混叠概率公式的适用范围。
- 第 3 节：画出 STUMPS 或 BILBO 的数据通路，完成一个单/双捕获时序分析和一个压缩比计算。
章末综合例题： 为一个含 X 源和八条扫描链的逻辑块选择 BIST 与压缩架构，说明 LFSR、MISR、X 阻断、解压器和响应压缩器的角色，并分别给出图形周期、混叠概率与数据压缩比的理论估算。
第 5 章：逻辑诊断
本章中心问题： 已知芯片失败后，如何从通过/失败响应缩小候选故障位置，并评价诊断结果的可定位性和准确性？
三个连续理论节次
| 节次 | 45 分钟理论内容（评审估计） | 核心公式、模型或例题 | [1] 印刷页 |
|---|---|---|---|
| 第 1 节 | 测试与诊断的区别；故障症状、失败向量和候选集合；诊断分辨率、首次命中、前十命中和成功率；逻辑诊断的因果模型 | 完整响应字典规模 O(F*V*O)，其中 F、V、O 分别为故障数、向量数和输出位数；通过/失败字典可降为 O(F*V)；例：五故障、五向量诊断树逐层划分候选集合 | 第 397 至 404 页，7.1 至 7.2.1 |
| 第 2 节 | 因果分析、结构裁剪、反向追踪、注入并评估、芯片级分块和两阶段诊断；诊断向量生成；桥接故障诊断 | 注入并评估的候选评分；诊断分辨率 R=card(Candidates)，理想值为 1；两阶段策略把多故障切分为诊断块；例：以失败向量和候选响应矩阵判断单个或多个根因 | 第 405 至 426 页，7.2.2 至 7.2.5 |
| 第 3 节 | 扫描链的快照/观察图像、硬件辅助、改进型注入评估和信号剖面诊断；逻辑 BIST 诊断的区间法、二分定位和输出掩蔽法 | 扫描链位置可由快照与观察图像的首个差异区间定位；BIST 区间诊断可用二分搜索缩小失败向量范围，理想比较次数为 O(log V)；例：四单元扫描链中区分固定型和跳变型故障症状 | 第 427 至 449 页，7.3 至 7.4 |
学习目标
- 能区分测试覆盖率与诊断分辨率，并用首次命中、前十命中等指标评价诊断结果。
- 能解释因果分析、因果反演、注入评估和诊断专用图形的不同目标。
- 能分析扫描链中阻塞、桥接和跳变故障的观察图像差异。
- 能说明 BIST 响应压缩为何提高诊断难度，以及区间法和掩蔽法如何恢复部分信息。
理论思考题
| 节次 | 思考题 |
|---|---|
| 第 1 节 | 通过/失败测试结果为何不足以定位故障？诊断分辨率很小但命中率低时如何评价？ |
| 第 2 节 | 故障字典法和注入评估法分别受什么存储或计算约束？诊断向量为何不同于普通覆盖向量？ |
| 第 3 节 | 扫描链故障和组合逻辑故障的诊断观察路径有何不同？MISR 签名压缩损失了哪些时序信息？ |
预期理论证据
- 第 1 节：根据给定响应矩阵构造诊断树，报告候选集合和诊断分辨率。
- 第 2 节：为一个桥接故障列出候选裁剪步骤，并说明一个诊断专用向量如何区分候选。
- 第 3 节：提交扫描链故障的症状剖面和 BIST 区间二分流程，并解释一次候选遗漏的风险。
章末综合例题： 给定八单元扫描链的期望响应和故障响应，要求定位首个不一致单元，区分固定型与跳变型症状，并比较故障字典、注入评估和 BIST 区间法所需的证据、时间与诊断分辨率。
第 6 章：存储器测试、诊断与内建自修复
本章中心问题： 存储器阵列的规则结构如何产生专门故障模型、线性或超线性测试算法，以及从故障位置到冗余修复的完整闭环？
三个连续理论节次
| 节次 | 45 分钟理论内容（评审估计） | 核心公式、模型或例题 | [1] 印刷页 |
|---|---|---|---|
| 第 1 节 | RAM 功能模型；地址译码故障、固定型、开路、跳变、保持、耦合和读破坏；动态故障；MSCAN、Checkerboard、GALPAT、March、字导向和多端口扩展 | March C- 的 10N 次读写操作；MSCAN 和 Checkerboard 为 4N 次操作，即 O(N)；GALPAT 为 O(N^2)；例：对 8 单元 RAM 展开 March C- 的六段地址顺序和读写操作，统计总操作数 | 第 461 至 474 页，8.1 至 8.2 |
| 第 2 节 | RAM 故障模拟；RAMSES 故障描述子；TAGS 通过模板、仿真和筛选生成算法；MBIST 规格、地址/数据/控制生成、响应比较、控制器和 BRAINS 编译器抽象 | 顺序故障模拟复杂度 T=k*s，其中 s 为操作数、k 与目标故障数相关；March C- 的 s=10N；例：为耦合故障写一个描述子并判断某 March 元素能否检测它 | 第 475 至 507 页，8.3 至 8.4 |
| 第 3 节 | 存储器诊断与细化故障模型；故障位置指示器；冗余行/列组织；常规冗余分析、essential spare pivoting；BIRA/BISR 流程；修复率、面积和良率 | RR=修复成功的有缺陷存储器数/有缺陷存储器总数；泊松成品率 Y_m=exp(-A_m*D_m)；Y_mbisr=[Y_m+(1-Y_m)*RR]*Y_bisr；例：给定内存面积、BISR 面积、缺陷密度和修复率，比较修复前后良率 | 第 517 至 551 页，9.1 至 9.6 |
学习目标
- 能根据存储器的地址、数据和动态故障模型选择 March 或非 March 算法。
- 能说明 RAMSES 的故障描述子、TAGS 的模板生成和 MBIST 的组成。
- 能解释诊断位图、故障位置指示和冗余分析如何连接。
- 能推导修复率、BISR 面积开销和修复后良率的定性及定量关系。
理论思考题
| 节次 | 思考题 |
|---|---|
| 第 1 节 | 为什么 GALPAT 覆盖强但通常不适合大容量生产测试？字导向存储器的背景字如何改变耦合故障覆盖？ |
| 第 2 节 | RAMSES 用描述子建模故障相比逐类硬编码有何优势？MBIST 控制器和普通逻辑 BIST 控制器的主要差异是什么？ |
| 第 3 节 | 修复率提高不一定带来净良率提高，为什么？BISR 面积、备用资源和测试时间如何共同影响收益？ |
预期理论证据
- 第 1 节：完成一个小 RAM 的 March 操作轨迹和复杂度统计，并列出算法与目标故障的对应表。
- 第 2 节：写出一个 RAMSES 故障描述子和一个 MBIST 结构框图，说明数据背景和响应比较条件。
- 第 3 节：完成一次 BIRA 候选分配和修复率/良率推导，报告至少两个设计代价。
章末综合例题： 对一个 1K×8 存储器选择 March 算法，按 10N 计算 March C- 的操作数，设计 RAMSES 故障描述和 MBIST 数据通路，再根据给定缺陷密度、BISR 面积和修复率比较修复前后良率。
第 7 章：边界扫描、核级测试与模拟/混合信号测试
本章中心问题： 当测试对象从芯片内部扩展到板级互连、嵌入式核和连续信号模块时，测试访问、测试壳和参数指标如何形成可组合的分层架构？
三个连续理论节次
| 节次 | 45 分钟理论内容（评审估计） | 核心公式、模型或例题 | [1] 印刷页 |
|---|---|---|---|
| 第 1 节 | IEEE 1149 标准族；IEEE 1149.1 的 TAP、16 状态控制器、指令寄存器、边界扫描寄存器、旁路寄存器和可选器件标识寄存器；BYPASS、SAMPLE/PRELOAD、EXTEST 等指令；BSDL 和板级互连判据 | 边界扫描寄存器长度等于参与串链的边界单元数；例：两块芯片之间的开路/短路通过驱动端 BSR 装载、接收端捕获和移位比较来判定；区分内部逻辑测试与板级互连测试 | 第 557 至 578 页，10.1 至 10.2 |
| 第 2 节 | IEEE 1149.6 的交流耦合和差分网络测试；IEEE 1500 的核测试问题、测试壳、WIR/WBR、测试访问机构、CTL、层次化控制和 plug-and-play；1149.1 与 1500 的职责比较 | 核测试路径可抽象为“测试源 → TAM → wrapper → core → TAM → 响应汇”；例：将多个核的串行/并行访问映射到测试壳端口；比较板级、核级和芯片级控制边界 | 第 579 至 610 页，10.3 至 10.5 |
| 第 3 节 | 模拟电路特性、硬故障和软故障；DC/AC 参数测试；ADC/DAC 静态和动态指标；IEEE 1057；IEEE 1149.4 模拟边界模块和混合信号测试总线 | SNR=10log(P_signal/P_noise)；按基波与总谐波功率之比定义 THD；SNDR=10log(P_signal/(P_noise+P_harmonics))；LSB=Vpp/(2^n-1)；理想量化 SNR≈6.02n+1.76 dB；例：计算 10 位 ADC 的 LSB 和理想 SNR | 第 619 至 673 页，11.1 至 11.4 |
学习目标
- 能解释 TAP、IR、BSR、BSDL 和板级互连测试之间的完整关系。
- 能比较 1149.1、1149.6、1500 和 1149.4 所解决的问题与边界。
- 能描述核测试壳、TAM 和层次化控制如何支持嵌入式核复用。
- 能计算 ADC 基本静态/动态指标，并说明模拟电路为何难以建立统一故障模型。
理论思考题
| 节次 | 思考题 |
|---|---|
| 第 1 节 | 边界扫描能否直接测试芯片内部组合逻辑？TAP 指令、当前数据寄存器和板级观察值之间如何对应？ |
| 第 2 节 | 1149.1、1149.6 和 1500 分别解决什么层次的问题？核测试壳与扫描链能否互相替代？ |
| 第 3 节 | 模拟电路为何难以采用单一固定型模型？ADC 的 INL、DNL 与 SNR 分别反映什么不同误差？ |
预期理论证据
- 第 1 节：画出 TAP 控制器的一条指令扫描和一条数据扫描路径，并给出板级互连测试的驱动/捕获表。
- 第 2 节：提交一个含两个核的 TAM/wrapper 层次图，说明 1149.1、1149.6 与 1500 的接口边界。
- 第 3 节：完成 ADC 的 LSB、理想 SNR、THD/SNDR 计算，并列出至少三项模拟测试局限。
历史与现代标准边界： 教材讨论的是 2006 年前后的 1149.1、1149.6、1500、1057 和 1149.4 状态。课程不根据教材版本推断现行修订状态；标准编号、版本、替代关系及后续 IJTAG、3D 测试标准统一从参考资料核对。
章末综合例题： 对一个含数字核、模拟前端和 ADC/DAC 的板级系统，分别说明 1149.1 负责什么、1500 测试壳如何接入内部核、1149.6 如何处理高速差分网络、1149.4 如何提供模拟访问，并给出从引脚到指标的测试链。
第 8 章：纳米测试议题与现代补充
本章中心问题： 当故障从单个逻辑节点扩展到延迟、噪声、工艺变异、软错误、可编程结构和异质器件时，原有故障模型和测试架构需要怎样扩展，又必须如何限定 2006 年教材结论？
三个连续理论节次
| 节次 | 45 分钟理论内容（评审估计） | 核心公式、模型或例题 | [1] 印刷页 |
|---|---|---|---|
| 第 1 节 | 纳米测试路线图；延迟测试的两向量施加；跳变、门延迟和路径延迟模型；信号完整性、电源噪声、参数缺陷、工艺变化、软错误与容错 | 路径裕量 slack=T_clock-T_path；延迟增量超过可观测裕量且路径被敏化时才可能被检测；例：同一小延迟缺陷位于长路径和短路径上，比较可检测性、鲁棒敏化和统计延迟测试差异 | 第 679 至 705 页，12.1 至 12.3 |
| 第 2 节 | FPGA 的可编程逻辑/布线/配置存储器测试与 BIST；MEMS 的机电耦合、灵敏度和对称性 BIST；高速 I/O 的眼图、误码率和环回测试；RF 增益、噪声、线性度和系统指标 | 以 BER、眼图张开度、增益、噪声系数、IIP3、ACPR 和 EVM 组织指标链；例：比较高通/短路板级互连故障与抖动、噪声和均衡失配为何需要不同的观察量 | 第 706 至 736 页，12.4 至 12.7 |
| 第 3 节 | 2006 年之后的现代补充：细胞感知/缺陷感知测试、低功耗测试、2.5D/3D 测试、在役/在线测试、IJTAG 与层次化访问、机器学习辅助测试；全课程理论综合 | 建立“对象 → 缺陷/风险 → 故障模型 → 测试生成/访问 → 观察与诊断 → 代价”综合矩阵；例：为一个异质 SoC 选择扫描、BIST、边界扫描、存储器修复和可靠性测试，并说明证据边界 | 第 737 至 738 页为[1] 结论；现代补充不虚构[1] 页码，见参考资料 |
学习目标
- 能区分跳变、门延迟和路径延迟模型的故障假设及测试条件。
- 能解释工艺变化、噪声和软错误为何不能完全还原为固定型故障。
- 能针对 FPGA、MEMS、高速 I/O 和 RF 选择相应的测试观察量。
- 能区分教材历史结论与现代研究/标准补充，设计一个覆盖多类风险的理论测试方案。
理论思考题
| 节次 | 思考题 |
|---|---|
| 第 1 节 | 跳变故障和路径延迟故障在什么情况下给出不同结论？统计延迟测试如何处理工艺变异？ |
| 第 2 节 | FPGA 的配置存储器和逻辑资源为何需要不同测试配置？MEMS 的机械响应为何不能只靠电气通断判断？ |
| 第 3 节 | 现代低功耗测试和 3D 测试分别增加了哪些跨层约束？哪些结论必须由当期标准或新文献支持，不能引用 2006 年教材？ |
预期理论证据
- 第 1 节：对一个路径延迟故障写出两向量条件、敏化条件和 slack 判据，并讨论一个软错误或工艺变异反例。
- 第 2 节：完成 FPGA、MEMS、高速 I/O、RF 四类对象的测试观察量表，说明每类指标的物理含义。
- 第 3 节：提交一份全课程综合矩阵和“历史结论/现代补充”分栏说明，所有现代标准状态标注待 参考资料 核对。
章末综合例题： 为一个含数字逻辑、SRAM、FPGA 核、高速 I/O 和 MEMS 接口的异质系统建立测试矩阵。每类对象必须列出主要风险、故障模型、测试访问方式、观察指标、理论代价和证据来源，并将现代标准结论与 2006 年教材结论分栏。
公开引用规则
- 正文使用方括号编号引用，编号与文末参考文献一一对应。
- 公开页面不提供本地文件路径，也不托管未公开 PPT、PDF、Word 或测试记录。
- 参考文献只列可识别的正式出版物、标准和授课教师未公开的自编案例条目。
- 2006 年教材结论与现代标准、当代工艺和研究结论分栏表述。
课程实施边界
课堂形式
每次课堂由 3 个连续的 45 分钟节次组成。教学只采用讲授、板书推导、纸面计算、理论问答和当堂口头论证。教师可以展示结构图和波形用于解释，但不进行设备连接、软件菜单操作、测试程序运行或测量数据采集。
学习证据
本计划的“预期证据”均指理论证据，包括公式推导、故障表、状态图、算法轨迹、测试集分析、诊断候选表、复杂度计算和书面论证。它们不是实验报告、工具运行日志或芯片实测数据。
时间口径
表中的 45 分钟表示课堂节次时长；各节内容容量来自课程审计的教学评审估计，不是对学生学习时长或教师实测讲授时长的承诺。8 次课堂共 24 学时，不另设实验学时或上机学时。
评价建议
| 项目 | 比例 | 理论评价内容 |
|---|---|---|
| 课堂推导与理论问答 | 20% | 公式、故障传播、状态转移、复杂度和适用边界解释 |
| 第 1 至 4 章理论作业 | 30% | 故障建模、可测性/扫描、仿真与 ATPG、BIST 与压缩 |
| 第 5 至 7 章理论作业 | 30% | 诊断、存储器修复、边界扫描与混合信号测试 |
| 第 8 章综合理论报告 | 20% | 面向一个数字/存储器/异质系统对象完成“模型、方法、证据、代价、历史边界”综合论证 |
所有评分均以可复核的理论推导和书面论证为依据。课程不要求实验、上机、EDA 操作、板级测试或测量；若引用外部标准、当代工艺数据或研究结论，应通过参考资料标明来源和版本。
参考文献
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[2] 周贤中. 55 nm eFlash 存算一体 AI 芯片流片与测试技术报告[R]. 广州: 广东工业大学, 2023. 未公开.
[3] 周贤中. 1200 V/50 A IGBT 与 0.5 μm 700 V BCD 栅极驱动芯片流片技术报告[R]. 广州: 广东工业大学, 2024. 未公开.
[4] IEEE, IEEE Standard for Test Access Port and Boundary-Scan Architecture, IEEE Std 1149.1-2013, 2013.
[5] IEEE, IEEE Standard for Boundary-Scan Testing of Advanced Digital Networks, IEEE Std 1149.6-2015, 2015.
[6] IEEE, IEEE Standard for Embedded Core Test, IEEE Std 1500-2022, 2022.
[7] IEEE, IEEE Standard for Digitizing Waveform Recorders, IEEE Std 1057-1994, 1994.
[8] IEEE, IEEE Standard for a Mixed-Signal Test Bus, IEEE Std 1149.4-2010, 2010.
[9] IEEE, IEEE Standard Test Interface Language, IEEE Std 1450-2023, 2023.
[10] IEEE, IEEE Standard for Access and Control of Instrumentation Embedded within a Semiconductor Device, IEEE Std 1687-2014, 2014.
[11] IEEE, IEEE Standard for Test Access Architecture for Three-Dimensional Stacked Integrated Circuits, IEEE Std 1838-2019, 2019.
[12] S. Huhn and R. Drechsler, Design for Testability, Debug and Reliability: Next Generation Measures Using Formal Techniques. Cham, Switzerland: Springer, 2021.
[13] H. Ren and J. Hu, Eds., Machine Learning Applications in Electronic Design Automation. Cham, Switzerland: Springer, 2022.
[14] A. Kumar, S. L. Tripathi, and K. S. Rao, Eds., Machine Learning Techniques for VLSI Chip Design. Hoboken, NJ, USA: Wiley, 2023.
[15] M. Pradhan and B. B. Bhattacharya, "A survey of digital circuit testing in the light of machine learning," WIREs Data Mining and Knowledge Discovery, vol. 11, no. 1, e1360, 2021.
[16] C. Prabu, V. Anithalakshmi, and S. Vishnu, Fundamentals of VLSI Design: Principles, CMOS Technology, Fabrication Processes, Layout Design and Testing Methodologies. Zenodo, 2026.
[17] V. D. Agrawal, "EEV834 Special Module in VLSI Testing," IIT Delhi, 2013. [Online]. Available: https://www.eng.auburn.edu/~vagrawal/COURSE/IITD_Fall13_Test/course.html. [Accessed: Oct. 26, 2026].
[18] V. D. Agrawal, "ELEC7250-001 VLSI Testing," Auburn University, 2006. [Online]. Available: https://www.eng.auburn.edu/~vagrawal/COURSE/E7250_06/course.html. [Accessed: Oct. 26, 2026].